通信人家园

标题: verilog中always块驱动时钟问题 [查看完整版帖子] [打印本页]

时间: 2022-2-14 10:00

作者: Yin9639 标题: verilog中always块驱动时钟问题

同一个工程中的always块都尽量用系统时钟来驱动吗，是不是不提倡这个always用clka驱动，另一个always用clkb驱动

时间: 2022-2-14 10:41

作者: qkb_75@163.com

自然如此。
1）不要在同一个模块里使用多时钟，除非是跨时钟的FIFO模块
2）所有同步单元使用同一个时钟信号进行同步。
FPGA支持“全局时钟树”层专用资源，可以为每一个always块提供可靠的时钟，无需担心
3）不要使用“门控时钟”，不要手工把时钟分叉。不需要如此。
而且必须不能如此书写代码！！否则会造成布局布线的错误，引入时序问题！！
4）如果这么书写 FPGA代码，就是在预埋 bug !

时间: 2022-2-15 16:35

作者: Yin9639

qkb_75@163.com 发表于2022-02-14 10:41:14 <p>自然如此。</p><p>1）不要在同一个模块里使用多时钟，除非是跨时钟的FIFO模块</p><...

之前请教了一个学长，他说对于低频的时钟可以用计数器分频然后再通过时钟使能用这个时钟

通信人家园 (https://www.txrjy.com/)